1.IP核IP核分类
2.芯片小课堂—— 芯片IP核
3.IP软核、软核软核硬核以及固核
4.IPSOC中的源码IP
5.软核简介
6.IP的SOC中

IP核IP核分类

       IP内核的三种类型根据产品交付方式的不同，分为软核、开源固核和硬核。处理这些分类主要依据实现方法，软核软核各有其特点。源码当贝播放器源码直通

       首先，开源软核是处理通过VHDL等硬件描述语言描述的功能块，它不直接依赖具体电路元件，软核软核而是源码以HDL源文件形式存在。开发过程类似于普通HDL设计，开源但需要昂贵的处理开发环境。软核设计周期短，软核软核成本低，源码提供了很大的开源灵活性和适应性。然而，软核的缺点是可能影响后续设计的整合，需要一定程度的修正，且性能优化受限。由于以源代码形式提供，知识产权保护问题需引起重视。

       硬核则直接提供设计阶段的最终产品——掩模，以经过完整布局布线的网表形式呈现。硬核具有可预见性和针对特定工艺或买方的优化可能，但其灵活性和移植性较差。由于无需提供RTL文件，对于IP保护较为有利。

       固核介于软核和硬核之间，常用于FPGA。它结合了软核的灵活性和增强的可复用性，通常以加密形式提供，用户通过参数化操作。对于严格时序要求的内核，如PCI接口，固核可能预布线信号以满足时序。这些内核被归类为固核，其预先设计的代码模块可能对整体设计产生影响，包括接口时序和布局。如果内核布局固定，将限制其他电路的设计空间。

扩展资料

       IP核（Intellectual Property core）是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。

芯片小课堂—— 芯片IP核

       在芯片设计领域，为应对复杂性与速度要求的挑战，IP核成为关键解决方案。IP，即知识产权，是指预先设计并验证的可重复使用的集成电路模块，特别是硅知识产权（Silicon Intellectual Property），用于提升芯片设计效率和质量。

       IP的核心概念是预先定义的功能模块，具有高度灵活性和可扩展性。根据设计流程，IP大致分为软核、固核和硬核三种。软核以源代码形式提供，电脑web源码灵活但缺乏预测性；固核在设计验证后转为逻辑门级，兼备灵活性与可靠性；硬核经过实体设计，是成品形式，最便于集成。而按照差异化程度，基础IP适合成本敏感型应用，标准IP遵循行业标准，明星IP则是技术领先、高附加价值的产品。

       IP交易模式多样，涉及授权费、权利金和相关服务收入。传统的授权方式主要针对大厂，而随着Fabless和Foundry的兴起，单次或多次使用授权逐渐流行，费用更为灵活。IP市场中，ARM、Rambus、Synopsys等主导，中国厂商如Imagination Technologies和芯原也有一定市场份额。

       年，设计IP市场销售额强劲增长，显示出其在半导体行业中的重要地位。随着技术进步和市场需求，IP市场将持续演变，推动芯片设计的创新与效率提升。

IP软核、硬核以及固核

       在芯片设计领域，IP（Intellectual Property）被广泛使用，指预先设计好的电路模块，应用于ASIC、ASSP和PLD等。

       IP核有三级设计程度，即行为级、结构级和物理级，分别对应软核、固核和硬核。

       软核IP通过交付RTL代码和设计文档，提供最灵活的使用方式，设计人员可二次开发和验证。但源码开放可能带来抄袭风险。

       固核IP交付带有平面规划信息的网表，保护设计知识产权，交付时可加密，灵活性稍差于软核。

       硬核是经过验证的物理设计版图，固定pin位置，提供最直接的使用方式，但与特定工艺强相关。

       软核、固核和硬核三种交付方式各有优劣，设计人员可根据需求选择合适的IP类型，以实现灵活、安全和高效的设计。

IPSOC中的眉山wap源码IP

       IP在IPSOC（集成片上系统）中扮演着至关重要的角色，为了满足TTM（时间到市场）的要求，SoC（系统级芯片）设计需要采用新的设计方法学以提高效率。在多采用基于平台设计方法的同时，集成已设计好的模块，这些模块被称为IP（知识产权）核。IP核根据其特性和功能，主要分为以下几类：

       1. 软核（Soft IP）：以可综合的HDL形式交付，具有更高的灵活性，但在性能（时序、面积、功耗）方面具有不确定性。使用软核增加了知识产权保护的风险，因为使用者可能需要RTL（硬件描述语言）源代码。

       2. 固核（Firm IP）：这类IP核通常已经经过了功耗、尺寸和性能的优化，并以GDSII（光罩数据系统）的形式交付，具有更可预测的优点，但灵活性和可移植性较低，因为它们与特定的工艺相关。

       3. 硬核（Hard IP）：这类IP核在功耗、尺寸和性能方面经过了优化，并且映射到特定工艺，以GDSII形式交付，拥有更可预测的优点，但也具有较低的灵活性和可移植性，由于版权保护，保护硬核的能力更好，且通常不需要RTL代码。

       IP的来源多样，主要包括：

       1. 芯片设计公司的自身积累：公司内部的研发团队可能拥有独特的IP核。

       2. Foundry的积累：专业的晶圆厂（Foundry）可能会拥有特定工艺的IP核，供设计公司使用。

       3. 专业IP公司：专门提供IP核的公司，为设计公司提供广泛的选择。

       4. EDA厂商：电子设计自动化（EDA）厂商可能提供设计工具和IP核，以支持设计流程。

       5. 设计服务公司：提供设计服务的公司也可能拥有特定的IP核，为客户提供一站式服务。

扩展资料

       IP是英文Internet Protocol（网络之间互连的协议）的缩写，中文简称为“网协”，也就是为计算机网络相互连接进行通信而设计的协议。在因特网中，它是能使连接到网上的所有计算机网络实现相互通信的一套规则，规定了计算机在因特网上进行通信时应当遵守的规则。任何厂家生产的计算机系统，只要遵守 IP协议就可以与因特网互连互通。IP地址具有唯一性，根据用户性质的不同，可以分为5类。另外，IP还有进入防护，知识产权，指针寄存器等含义。

软核简介

       Altera最近推出了一款全新的Nios II系列位RSIC嵌入式处理器，这是Altera第二代FPGA处理器，性能超越DMIPS，watermark字段源码仅在Altera FPGA中成本仅为美分。Nios II处理器得到了Stratix、Stratix GX、Stratix II和Cyclone系列FPGA的全面支持，未来新发布的FPGA也将加入支持列表。

       自年推出第一代位Nios处理器以来，Altera已经交付了超过套开发套件，使其成为业界最受欢迎的软核处理器。Nios II系列采用了新一代架构，相比一代产品，效率和性能显著提升。平均占用FPGA资源减少到%以下，而计算性能提升了一倍。

       Nios II系列包含三种型号：Nios II/f（快速）提供最高性能和适中FPGA使用量；Nios II/s（标准）侧重高性能和低资源消耗；Nios II/e（经济）则追求低性能和最低FPGA占用。这些产品共享位处理器的基本结构，如位指令、数据和地址路径，位通用寄存器，以及个外部中断源。所有产品都基于相同的ISA，支持%的二进制代码兼容，设计者可以根据需求灵活调整CPU，无需更改现有的软件投入。

       特别之处在于，Nios II系列支持专用指令，用户可以为每个处理器添加最多个自定义硬件模块，从而精确调整系统性能。此外，它支持多个外设选项，设计者可根据需要选择最适合的处理器、外设和接口组合。Nios II不仅适用于位嵌入式系统，还支持从一代Nios处理器的移植，以及ASIC的移植选项，Altera提供了一键式升级和移植服务。

       Nios II提供了丰富的软件开发工具，包括编译器、IDE、JTAG调试器、RTOS和TCP/IP协议栈，使设计者能够轻松构建定制化的处理器系统。通过一键式工具，开发者可以为Nios II系统快速生成专用的C/C++运行环境。开发套件还包括MicroC/OS-II和Nucleus Plus两个RTOS，以及针对网络应用的TCP/IP协议栈。

       Altera的嵌入式处理器策略源于对ASIC开发成本上升的观察，许多OEM转向FPGA来构建灵活的系统。Nios II系列作为FPGA优化的嵌入式处理器，既能满足位和位市场，预计到年，该市场价值将达到亿美元。软核处理器在FPGA中的优势在于其灵活性，开发者可以利用HDL源码进行定制，以适应不断进化的系统需求，避免过时的风险。

扩展资料

       IP软核通常是千亿猫源码用HDL文本形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级设计网表，并可以进行后续的结构设计，具有很大的灵活性，借助于EDA综合工具可以很容易地与其他外部逻辑电路合成一体，根据各种不同半导体工艺，设计成具有不同性能的器件。软IP内核也称为虚拟组件（VC-Virtual Component）。

IP的SOC中

        ■软核（Soft IP）软核以可综合的HDL的形式交付的，具有更灵活的优点和在性能（时序，面积，功耗）方面不可预测的缺点。软核增加了知识产权保护的风险，因为使用者需要RTL源代码。

       â– å›ºæ ¸ï¼ˆFirm IP）

       â– ç¡¬æ ¸ï¼ˆHard IP）已经进行了功耗，尺寸和性能的优化并映射到一个特定的工艺，通常以GDSII的形式交付。它们具有更可预测的优点，但是由于工艺相关性，因此有更少的灵活性和可移植性。因为版权保护并且不需要RTL代码，保护硬核的能力更好一些。 ■ 来源一：芯片设计公司的自身积累

       â–  来源二：Foundry的积累

       â–  来源三：专业IP公司

       â–  来源四：EDA厂商

       â–  来源五：设计服务公司

请问IP核是什么？

       IP核（Intellectual Property core）是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。

       概述编辑

       利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。IP核有两种，与工艺无关的VHDL程序称为软核；具有特定电路功能的集成电路版图称为硬核。硬核一般不允许更改，利用硬核进行集成电路设计难度大，但是容易成功流片。

       2基本分类编辑

       IP内核的三种类型

       IP内核可以在不同的硬件描述级实现，由此产生了三类IP内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种IP内核实现方法也各具特色。

       软核功能

       软核是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。软IP通常是以硬件描述语言HDL源文件的形式出现，应用开发过程与普通的HDL设计也十分相似，只是所需的开发硬软件环境比较昂贵。软IP的设计周期短，设计投入少。由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了IP的灵活性和适应性。其主要缺点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软IP修正，在性能上也不可能获得全面的优化。由于软核是以源代码的形式提供，尽管源代码可以采用加密方法，但其知识产权保护问题不容忽视。

       硬核功能

       硬核提供设计阶段最终阶段产品：掩模。以经过完全的布局布线的网表形式提供，这种硬核既具有可预见性，同时还可以针对特定工艺或购买商进行功耗和尺寸上的优化。尽管硬核由于缺乏灵活性而可移植性差，但由于无须提供寄存器转移级(RTL)文件，因而更易于实现IP保护。

       固核功能

       固核则是软核和硬核的折衷。大多数应用于FPGA的IP内核均为软核，软核有助于用户调节参数并增强可复用性。软核通常以加密形式提供，这样实际的 RTL对用户是不可见的，但布局和布线灵活。在这些加密的软核中，如果对内核进行了参数化，那么用户就可通过头文件或图形用户接口(GUI)方便地对参数进行操作。对于那些对时序要求严格的内核(如PCI接口内核)，可预布线特定信号或分配特定的布线资源，以满足时序要求。这些内核可归类为固核，由于内核是预先设计的代码模块，因此这有可能影响包含该内核的整体设计。由于内核的建立(setup)、保持时间和握手信号都可能是固定的，因此其它电路的设计时都必须考虑与该内核进行正确地接口。如果内核具有固定布局或部分固定的布局，那么这还将影响其它电路的布局。

       介绍

       IP（知识产权）核将一些在数字电路中常用，但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计成可修改参数的模块。IP核的重用是设计人员赢得迅速上市时间的主要策略。随着CPLD/FPGA的规模越来越大，设计越来越复杂（IC的复杂度以每年%的速率递增，而设计能力每年仅提高%），设计者的主要任务是在规定的时间周期内完成复杂的设计。调用IP核能避免重复劳动，大大减轻工程师的负担，因此使用IP核是一个发展趋势。

       分类

       IP核包括硬IP与软IP。可配置IP是参数化后的可重定目标IP，其优点是可以对功能加以裁剪，以符合特定的应用。这些参数包括总线宽度、存储器容量、使能或禁止功能块。

       软IP是以综合形式交付的，因而必须在目标工艺中实现，并由系统设计者验证。其优点是源代码灵活，可重定目标于多种制作工艺，在新功能级中重新配置。

       不过大多数库是收费的，但也可以从网上下载一些免费的IP核。

       3技术应用编辑

       数字到模拟转换器（DACs）将一个二进制数转换为与之对应的电压值，常用的D/A转换器都是由电阻或电容加权网络、受码元控制的开关和基准电压或电流源组成。当D/A转换器需要转换的信号每次取样字长很长时，对这些电路的精度要求很高，并且还必须在整个温度范围和整个使用寿命期间内保持电路参数的稳定。例如，一个位的D/A转换器，其MSB的精度必须在1/2 以内，这是很困难的。所以，需寻求一种中保持高分辨率又可降低对电路精度和稳定度要求的方法。

       可综合的Delta-Sigma DAC（术语Delta-Sigma分别指算术差与和，即Δ-∑DAC），是Xilinx公司提供的免费IP核，可从网上下载得到。

       4数字技术编辑

       Delta-Sigma DAC使用数字技术，因而它不受温度的影响，并且能在一片可编程逻辑器件中实现。避免在D/A转换器中使用匹配电阻，不仅能更便宜，而且，其转换是线性的。Delta-Sigma DAC实际上是高速单个位的DAC，用数字反馈技术，在输出端产生一串脉冲。脉冲串中信号为高电平的时间部分与二进制输入成比例，当这个脉冲串通过一个模拟低通滤波器后就得到一个模拟输出信号。

       图1

       是一个典型的可编程逻辑器件实现的DAC的顶层电路图，输入信号有复位信号、时钟信号以及二进制数据总线。输出DACoutDrvr驱动一个外部的低通滤波器Vout能从0V～Vcco。这里Vcco是FPGA I/O块的供电电压。输入/输出详细说明如表1所列。

       表1 输入输出描述表

       信号 方向 描 述

       DACOUT 输出 驱动外部低通滤波器的脉冲串（通过一个输出驱动器）

       DACIN 输入 数字输入总线，值必须设置成钟的正沿

       clk 输入 正沿有效

       Reset 输入 复位信号初始化SigmaLatch和输出D触发器

       DAC的二进制输入是一个无符号数。“0”代表最低电压，输出的模拟电压也只有正的。“0”输入产生0V输出，输入端全“1”，则输出近似达到Vcco。

       图2

       是Delta-Sigma DAC的原理框图，二进制输入的位宽是可变的。为简单起见，电路原理图描述了一个8位二进制输入的DAC。

       在这个器件中，二进制加法器用来产生和，也用来产生差。尽管Delta Adder的输入是无符号数，两个加法器的输出却都是有符号数。Delta Adder计算DAC输入和当前DAC输出的差，并用一个二进制数表示。因为DAC的输出是一个单个的位，因此它不是1就是0。如图2所示，当输入加上由Sigma Latch的输出的两个拷贝与0构成的位数，就产生差值，这也补偿了DACIN是无符号数的事实。Sigma Adder将它原来的输出（保存在Sigma Latch中）与当前的Delta Adder的输出相加。

       图1中输出电压与输入电压的关系为

       VOUT=(DACIN/(2MSBI+1))×VCCO

       式中单位为V。

       例如，对于一个8位DAC（MSBI=7），最后的输出是这样：DACIN输入是0，则输出也是0；DACIN输入是十六进制数FF时，输出值为最大(/)×Vcco。

       阻容低通滤波器适合多数应用需要，一个简单的阻容低通滤波器就能工作得很好。

       Vs的定义是：DAC输入增加或减少时，在Vout端产生变化的绝对值。对一个8位DAC，Vs等于（1/）×Vcco。

       Vout能够产生在0V～Vcco之间可变的电压，具体的值由DACIN的位宽和输入的数值决定。

       Delta-Sigma DAC适合需要相对高精度的低频应用。在这种应用中，电压不会很快地变化，因此，RC的时间常数可以很大，以减小噪声。

       这种DAC最广泛的应用就是产生通常直流电压。这包括电压控制振荡器、电压控制运算放大器、I/O参数电压、可编程电压源、波形发生器（正弦、三角等）、A/D转换中的参考电压等。

       Delta-Sigma DAC是一个例子，说明高速可编程逻辑器件能用于混合信号系统，以减少元件的数量。可编程逻辑器件的速度和密度使它们成为模拟信号产生和处理方面理想的元件。

       5语言程序编辑

       用VHDL语言编写的程序

       library ieee;

       use ieeestd_logic_.all;

       use ieee.std_logic_arith.all;

       use ieee.std_logic_unsigned.all;

       entity dac_ds is

       port(reset :in std_logic;

       clk :in std_logic;

       din :in std_logic_vector(7 downto 0);--Signed integer

       dout :out std_logic;

       );

       end dac_ds;

       architecture arch_dac_ds of dac_ds is

       signal error :std_logic_vector(9 downto 0);--Error accumulator is 2 bits larger

       constant zeros:std_logic_vector(7 downto 0):=(others=>'0');

       begin

       process(reset,clk,din)

       variable val :std_logic_vector(9 downto 0);

       begin

       if reset='1'then

       error<=(others=>'0');

       dout<='0';

       elsif clk'event and clk='1' then

       --val:=din+error;din is sign extended to nbits+2

       val:=(din(din'high)&din(din'high)&din)+error;

       if val(val'high)='0'then

       dout<='1';

       error<=val+(""& zeros);

       else

       dout<='0';

       error<=val+(""&zeros);

       end if;

       end if;

       end process;

       end arch_dac_ds;

       6选择和配置编辑

       选择MAXS系列可编程逻辑器件，编译后由MAX+PLUS II软件自动配置进EMPSLC芯片，将生成的目标文件通过编程电缆对器件进行编程。

       将该IP核实现的D/A转换器用于新型智能电阻炉温度控制仪中，因为调节炉温的信号不要求变化很快，因此DAC的输入二进制信号为缓变信号。对于这种低频应用，可以将RC时间常数取得较大，以减小噪声。这样，可综合的VHDL语言Delta-Sigma DAC模块配置进EMP芯片后，达到了预期的效果。

       7注意事项编辑

       知识产权（IP）的再使用是设计组赢得迅速上市时间的主要策略，因为留给设计者完成诸如蜂窝电话和Internet路由器等热门IC设计的周期只有3个月。设计者还需面对这样一个严酷的现实，即IC的复杂度以每年%的速率递增，而设计能力每年仅提高%。

       为系统设计者专门制作的再使用IP弥补了这方面的不足。再使用既为IP建立者，也为系统设计者提供一种共享最佳IP核和主导模块的方法。系统设计者的主要任务是在规定的周期时间内研发出复杂的设计。这只有采用新设计方法和完全不同的芯片设计理念才能完成。IP再使用已经成为系统设计方法的关键所在。

       标准选择

       标准是再使用的基础。在设计一个系统时，可供工程人员考虑的工业标准很多，比如半导体再使用标准（SRS），它是对各种工业再使用创议标准的补充,提出这些创议标准的组织包括“虚插座接口联盟VSIA”等。再使用标准为IP设计流程中的各阶段提供规则、指南和接口方法。它是高效设计方法的一个里程碑,让可再用IP快捷地、即插即用地集成到系统解决方案成为可能。

       再使用标准通常涉及到许多方面，如系统级设计、结构、实现、验证以及文件编制和可交付清单等与IP有关的事项。例如，结构分类目录解决片上或片外的接口。实现分类目录通过HDL代码标准、物理表示、单元库以及模拟子单元集中解决如何建立IP的问题。功能验证及可测试设计（DFT）标准则包含在验证分类目录中。

       选择

       根据IP使用的划分，IP建立者可按下列三种形式设计IP：可再用、可重定目标以及可配置。可再用IP是着眼于按各种再使用标准定义的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。可重定目标IP是在充分高的抽象级上设计的,因而可以方便地在各种工艺与结构之间转移。可配置IP是参数化后的可重定目标IP，其优点是可以对功能加以裁剪以符合特定的应用。这些参数包括总线宽度、存储器容量、使能或禁止功能块。硬IP与软IP的意图不同，因而对IP的开发和在这之后的IP的集成采用不同的方法。

       硬IP

       硬IP对功率、体积和性能进行了优化，并映射至特定的工艺。具体实例包括已完成布局布线的网表，以特定工艺库或全定制物理布图，或两者之组合。硬IP是特定工艺来实现的，通常用GDSII格式表示。硬IP可以再使用，且由于它已处于设计表示的最底层，因而最容易集成。硬IP已完全用目标工艺实现是按十分接近于标准单元库元件的形式交付的，故而允许设计者将IP快速地集成在衍生产品中。硬IP最大的优点是确保性能，如速度、功耗等。然而难以转移到新工艺或集成到新结构中，是不可重配置的。

       软IP

       软IP是以综合形式交付的，因而必须在目标工艺中实现,并由系统设计者验证。其优点是源代码的灵活性，它可重定目标于多种制作工艺，在新功能级中重新配置。

       由于设计以高层次表示，因而软IP是可再用的，易于重定目标和重配置,然而预测软IP的时序、面积与功率诸方面的性能较困难。为了实现最高效率的再使用并减少集成时间，IP应从软件源代码开始;而为了确保性能，复杂IP应以硬IP的形式共享。

       软插接

       软插接是开发符合再使用标准IP的过程，它应成为建立新IP设计流程的组成部分。过程需要有关IP深层的知识，因此只有IP建立者最熟知IP块，有能力建立这些些概念，在时序分析时去除假通路，并最终确定结果的正确性。与DFT一样，软插接会修改现有的设计流程来适应再使用设计和生成附加可交付项,因此在设计流程中应及早考虑再使用事项。

       提供获取

       IP资源库为IP建立者和系统设计者提供共享和使用IP的基础设施。这个系统应让IP建立者和系统设计者共享硬和软两方面的可再用IP。资源库提供多场所的全方位访问,系统集成的全方位开发。它也是设计师搜索、选择、将再使用块集成到自己系统中的快捷而又简便的途径。

       资源库基础设施还应开辟一个区域,让系统开发者提供反馈、出错报告、错误改正及资源库中任何有关IP块的注解。反馈信息块建立者对错误的修复与改进说明一起是块数据库列表的一部分。

       8技术认证编辑

       认证

       认证能确定IP块是否符合相关的再使用标准。它提供一把表征块再使用质量的尺度,应在IP进入资源库前完成。由于IP建立者熟知IP，他应测试块概念间的一致性以及与工具、库以及硬件平台的兼容性。一个独立的认证小组通过对可交付性、再使用性以及出错历史记录的随机抽样,预测IP核的质量和可靠性,定出IP的分类等级。这个等级让设计者有一个总体概念，如IP符合标准的准确性有多好，再使用需多大的软插接工作量。

       集成优化

       对IP核的再使用，建立者需软插接IP、进行认证、将它存放在系统设计者能访问的资源库中。自动化工具提供多种手段，加速软插接和资源库的操作，认证和集成过程的部分自动化。工具制造商力争实现更多的自动化。在理想情况下，全部IP块可从资源库中按需供给。

       周期加速

       设计者几乎没有能力在三个月设计周期内开发出合乎规格的新产品。如果对每个产品族建立一个设计平台，设计组就能充分发挥平台的作用，开发出产品的衍生品种。一种有效的再使用方法应让可再使用IP的开发作为平台的一部分，并将IP块快速地集成到衍生品种。

       基础设施

       一旦IP开始普遍使用，提供该IP的支持是必要的。建立者继续拥有IP，因为支持它需要深层的知识。建立者负责IP的更新，将最新版本放置在资源库中。IP由为系统设计者服务的认证组重新认证。此外,建立者还应在系统设计者集成IP遇到困难时提供必需的支持。