1.dsp ?数数字锁相??????໷ Դ??
2.UPS的一级锁相和二级锁相什么意思
3.请问pll合成数字调谐收音机、dsp电子数调机指什么啊？什么意思?字锁
4.卫星导航、雷达、相环通讯都会用到这项技术！源码我国数字锁相环小数分频技术发展如何？
5.如何自动调相，使相位差为90度？

dsp ?环代??????໷ Դ??

       设计

       内容

       及

       功能

       说明

       设计内容：

       本次设计内容为基于DSP定时器的LED控制系统设计，具体要求如下：

       （1）给定电源5V，数数字锁相顶部导航栏源码下载设计供电电路。字锁

       （2）给定外部晶振M，相环系统时钟工作在M，源码给出寄存器如何配置。环代

       （3）利用定时器定时1秒，数数字锁相实现四个LED灯的字锁秒闪。

       （4）自主完成发挥功能。相环

       （5）撰写设计报告。源码

       功能说明：

       本设计利用FDSP芯片来控制模拟基本的环代LED闪烁，给予系统额定电压来保证系统的正常工作，用中断的方式定时控制LED灯的集体闪烁频率。

       设

       计

       步

       骤

       设

       计

       步

       骤

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       计

       步

       骤

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       骤

       设

       计

       步

       骤

       步骤一：DSP最小系统分析

       1.DSP最小系统

       能够用于基本的数字信号处理，运行一些简单的程序。此部分主要包括电源电路、复位电路、时钟电路等。

       2.晶振电路

       DSP的时钟可以有两种连接方式，即外部振荡器方式和谐振器方式。如果使用内部振荡器，则必须在X1/XCLKIN和X2两个引脚之间连接一个石英晶体。如果采用外部时钟，可将输入时钟信号直接连到X1/CI。KIN引脚上，X2悬空。本设计采用外部晶振，直接选择一个3.3V供电的MHz晶振实现。系统工作是通过编程选择5倍频的PLL功能，可实现最高工作频率(MHz)。如图1所示：

       图1 晶振电路图

       3.复位电路

       对于实际的站群推广源码DSP应用系统，特别是产品化的DSP系统，其可靠性是一个不容忽视的问题。由于DSP系统的时钟频率较高，在运行时极有可能发生干扰和被干扰的现象，严重的系统问题可能出现死机现象。为了克服这些情况，除了在软件上做一些保护措施外硬件上必须做相应的处理。硬件上最有效的保护措施是采用具有看门狗(Watchdog)功能的自动复位电路相结合的方式。

       TMSF的复位输入引脚XRS为处理器提供了一种硬件初始化的方法,它是一种不可屏蔽的外中断,可在任何时候对TMSF进行复位。本设计采用了简单的RC复位电路，复位电路如图所示2：

       图2 复位电路图

       4.电源电路

       FDSP采用了双电源供电机制，以获得更好的电源性能，其工作电压为3.3V和1.8V。其中，1.8V主要为该器件的内部逻辑提供电压，包括CPU和其他所有的外设逻辑。与3.3V供电相比，1.8V供电大大降低功耗。外部接口引脚仍然采用3.3V电压，便于直接与外部低压器件接口，而无需额外的电平变换电路。在本设计里我用TI公司的TPS单输出可调电压调节器作为主器件的电源电路，将5V转换为3.3V和1.9V供给DSP，使系统正常工作。电源电路如图3所示：

       图3 电源电路图

       步骤二：本次设计硬件电路分析

       1.定时器中断的实现

       为了实现定时器的精确走时功能，系统利用定时器0、PIE模块和CPU中断共同作用产生定时器中断。首先为定时器0设置定时初值，并开启定时器使其计数。当定时器计数器寄存器递减到零时，定时器会产生一个中断TINT并将其传送给PIE外设中断模块，当PIE中的中断时能位PIEIER被时能后，PIE会将这个中断传送给CPU，如果CPU的微密圈源码中断使能位和INTM被使能，则CPU会相应定时器0中断，转而执行定时器0的中断服务子程序。

       2.LED显示电路

       在定时结束后LED要不停地闪亮，提醒用户定时结束。在本次设计中，将一个发光二极管的输入段与电源相连接，输出与DSP芯片的GPIO4端口相连接，当GPIO端口为低电平时，LED点亮。

       步骤三：CMD文件介绍

       .text段：存放C程序代码；

       .cinit：存放C程序中的变量初值和常量；

       .stack：为C程序系统堆栈保留存储空间、用于保存返回地址、函数间的参数传递、存储局部变量和保存中间结果；

       .bss：为C程序中的全局和静态变量保留存储空间；

       .const：存放C程序中的字符常量、浮点常量和用.const声明的常量；

       .sysmem：用于C程序中的malloc、calloc和realloc函数动态分配存储空间；

       .far：为C程序中用far声明的全局和静态变量保留空间。

       MEMORY用于定义目标存储器的映射，描述了目标系统可以使用的物理存储地址范围及其类型。

       PAGE 0 为程序存储空间，起始地址为0x包含BEGIN 、BOOT_RSVD、RAMM0 、RAML0、RAML1、ZONE7A 存储区。

       PAGE 1为数据存储空间，起始地址为0x包含了RAMM1、RAML4、RAML5、RAML6、RAML7、ZONE7B存储区。

       SECTIONS用于指示连接器怎样组合输入端，以及如何将输出段定位到存储器中，用于将COFF目标文件中的图文论坛源码各个段定位置MEMORY伪指令定义的存储区域。

       步骤四：流程图及软件设计

       1.系统时钟的详细配置如下

       PLLSTS[OSCOFF]=0；

       PLLSTS[PLLOFF]=0；

       PLLCR[DIV]=；

       PLLSTS[DIVSEL]=2；

       PLLKCR0的ADCENCLK=0。

       2.PLL模块的寄存器

       锁相环模块的寄存器包括锁相环控制寄存器PLLCR和锁相环状态寄存器PLLSTS，以及外部时钟输出控制寄存器XINTCNF2。其中XINTCNF2用于配置XCLKOUT与SYSCLKOUT的关系。PLLCR和PLLSTS用于振荡器和锁相环模块的配置，以产生CPU时钟输入CLKIN，其位分布如下：

        4 0

       PLLCR

       R-0 R/W-0

        9 8

       PLLSTS

       R-0 R/W-0

       7 6 5 4 3 2 1 0

       R/W-0 R/W-0 R/W-0 R/W-0 R-0 R/W-0 R-0 R/W-0

       OSCOFF和PLLSTS分别用于振荡器时钟和锁相环时钟的允许；PLLOCKS为锁相环锁定状态标志；MCLKOFF、MCLKCLR、和MCLKSTS用于输入时钟失效检测。

       3.流程图

       图4 程序流程图

       步骤五：系统调试及设计结果分析

       按下电源按钮，写入程序，刚开始，4个LED灯全灭,等待一秒钟，4个LED等全亮,如此循环.测试结果成功完课程题目的。效果图如图5所示：

       图5 效果图

       设

       计

       小

       结

       通过这次DSP课程设计，我觉得学到了很多东西。它让我懂得了什么是课程设计，为我们以后的毕业设计打下了一些基础。更重要的是通过这次课程设计，我多少清楚了在以后的工作中我们这个专业能做些什么，也为我们以后的工作积累了一些经验，很有意义。

       在本次课程设计过程中出现了一些不该出现的失误。一是不会使用CCS软件，在同学的帮助下使用并编写程序。其二是不能DSP程序烧入试验箱的问题，但是在老师的指导下成功将程序烧入试验箱；之后又遇到DSP程序烧入试验箱后试验箱无反应，同样在老师的帮助下完成实验，并在试验箱上得到想要的实验结果。

       通过这次课程报告，使我更深入的掌握了DSP的许多知识，学会了如何让配置寄存器、系统时钟，如何设计电源等等很多知识，攒攒平台源码不仅复习了以前所学过的知识，而且还接触并学到了很多书本上没有的知识。使我解决问题时更加冷静和熟练，遇到不会知识的积极查阅相关资料，并做好笔记。经过仔细调查确定问题的原因和解决问题的能力有了很大提高。

       最后，感谢刘老师的帮忙以及同学之间的相互帮助，使我能顺利完成这次课程设计。

       评

       分

       标

       准

       （一）系统设计部分（分，分三档，达不到最低档的小组需重新设计上交）

       1.完成规定的全部功能，硬件电路设计正确，程序简洁、可读性、逻辑性强，较好的演示了全部功能。（分）

       2.完成规定的全部功能，硬件电路设计正确，程序较简洁、可读性、逻辑性较强，基本演示了全部功能。（分）

       3.完成规定的部分功能，硬件电路设计无明显错误，程序设计无明显错误，能够完成部分功能的演示。（分）

       （二）设计报告撰写情况（分）

       1.态度认真，报告内容充实、撰写规范。（分）

       2.对所做设计进行了详细的介绍，语言组织精炼，测试数据记录准确。（分）

       （三）发挥部分（5分）

       在完成规定功能的基础上，有创新性功能设计个人，获得此项成绩。

       总分

       任课教师签字

       审核人签字

       附录：

       附录A：实物图

       图A

       图B

       附录B：CMD文件

       MEMORY

       {

       PAGE 0 :

       BEGIN : origin = 0x, length = 0x

       BOOT_RSVD : origin = 0x, length = 0xE

       RAMM0 : origin = 0x, length = 0xB0

       RAML0 : origin = 0x, length = 0x

       RAML1 : origin = 0x, length = 0x

       ZONE7A : origin = 0x, length = 0xFC

       CSM_RSVD : origin = 0xFF, length = 0x

       CSM_PWL : origin = 0xFFF8, length = 0x

       ADC_CAL : origin = 0x, length = 0x

       RESET : origin = 0x3FFFC0, length = 0x

       IQTABLES : origin = 0x3FE, length = 0xb

       IQTABLES2 : origin = 0x3FEB, length = 0xc

       FPUTABLES : origin = 0x3FEBDC, length = 0xA0

       BOOTROM : origin = 0x3FFC, length = 0xD

       PAGE 1 :

       RAMM1 : origin = 0x, length = 0x

       RAML4 : origin = 0xB, length = 0x

       RAML5 : origin = 0xD, length = 0x

       RAML6 : origin = 0xE, length = 0x

       RAML7 : origin = 0xF, length = 0x

       ZONE7B : origin = 0xFC, length = 0x

       }

       SECTIONS

       {

       codestart : > BEGIN, PAGE = 0

       ramfuncs : > RAML0, PAGE = 0

       .text : > RAML1, PAGE = 0

       .cinit : > RAML0, PAGE = 0

       .pinit : > RAML0, PAGE = 0

       .switch : > RAML0, PAGE = 0

       .stack : > RAMM1, PAGE = 1

       .ebss : > RAML4, PAGE = 1

       .econst : > RAML5, PAGE = 1

       .esysmem : > RAMM1, PAGE = 1

       IQmath : > RAML1, PAGE = 0

       IQmathTables : > IQTABLES, PAGE = 0, TYPE = NOLOAD

       IQmathTables2 : > IQTABLES2, PAGE = 0, TYPE = NOLOAD

       FPUmathTables : > FPUTABLES, PAGE = 0, TYPE = NOLOAD

       DMARAML4 : > RAML4, PAGE = 1

       DMARAML5 : > RAML5, PAGE = 1

       DMARAML6 : > RAML6, PAGE = 1

       DMARAML7 : > RAML7, PAGE = 1

       ZONE7DATA : > ZONE7B, PAGE = 1

       .reset : > RESET, PAGE = 0, TYPE = DSECT

       csm_rsvd : > CSM_RSVD PAGE = 0, TYPE = DSECT

       csmpasswds : > CSM_PWL PAGE = 0, TYPE = DSECT

       .adc_cal : load = ADC_CAL, PAGE = 0, TYPE= NOLOAD

       }

       附录C：源程序

       #include"DSPx_Device.h"

       #include"DSPx_Examples.h"

       interrupt void zz(void);

       #define LED (*(unsignedshort int *)0x)

       #define SRAM_Base_Adress 0x

       void main(void)

       {

       InitSysCtrl();

       InitXintfGpio();

       DINT;

       InitPieCtrl();

       InitPieVectTable();

       EALLOW;

       IER = 0x;

       IFR = 0x;

       PieVectTable.TINT0=&zz;

       EDIS;

       InitCpuTimers();

       ConfigCpuTimer(&CpuTimer0,,);

       CpuTimer0Regs.TCR.all=0x;

       IER |=M_INT1;

       PieCtrlRegs.PIEIER1.bit.INTx7=1;

       EINT;

       ERTM;

       LED=0xff;

       for(;;); }

       interrupt void zz(void)

       { LED=～LED;

       PieCtrlRegs.PIEACK.all=PIEACK_GROUP1;

       }

UPS的一级锁相和二级锁相什么意思

       准确地说，应该是

       一级锁相环和二级锁相环吧。

       -------------------------------------------

       本文介绍一种基于TT公司制造的TMSCDSP控制器构成的大功率并联型UPS同步控制方案。与电网的同步、并联系统中各台UPS间的同步，成为并联UPS系统控制的关键。UPS并联系统中的核心部分是精度很高的锁相环，模拟锁相环是一门成熟的技术，以其独特的优良性能在许多领域得到了广泛的应用。但随着数字技术的发展，UPS的全数字化控制是大势所趋，因此，锁相环也逐渐过渡为数字化，数字DSP控制锁相环相对于模拟锁相环实现起来更方便，同时用软件代替硬件实现，还可以结合系统的其他功能统一设计，节省成本。

       1TMSCDSP控制器介绍

       TMSC是美国TI公司专为数字电机控制运用而推出的一种位定点运算的DSP，为控制系统应用提供了一种理想的解决方案。它具有以下的主要组成部分：3个通用定时器，可输出3路比较/PWM脉冲，3个全比较单元，可输出3对带死区控制的比较/PWM脉冲，3个单比较单元，可输出3路比较/PWM脉冲，4个捕获引脚CAP，用于高速I/O管理;两组各8路位μs的A/D转换器，看门狗定时器和定时中断定时器;片内ROM或Flash存储器等。

       2并联系统UPS的同步控制方案

       2.1UPS的锁相控制原理

       市电电压波形及UPS输出电压波形都是正弦波。设UPS逆变电压的频率为f,而市电电压的频率为f1，市电电压波形的瞬时值可表示为

       μ1=Um1sinω1t=Um1sin2πf1t

       UPS逆变输出电压波形的瞬时值可表示为

       μ=Umsin(ωt±θ)=Umsin(2πf1t±θ)

       其中+θ为UPS输出波形超前于市电波形的相位角;-θ为UPS输出波形滞后于市电波形的相位角。

       要实现UPS与市电的同步必须要求:f=f1，θ=0，关键在于如何实现2πf1t=2πft±θ，只能通过改变f

       使得θ逐步减小，最终θ=0，f=f1，当UPS输出波形超前于市电波形时，则要求该UPS输出电压的频率

       降低，即

       f=f1-θ/2πt

       当UPS输出电压波形滞后于市电波形时，则要求UPS输出电压的频率升高，即

       f=f1+θ/2πt

       2.2并联UPS系统同步锁相的实现

       并联系统UPS在市电与逆变切换时，若在切换的瞬间二者的输出波形不一致，会造成供电的中断，另一方面也可能会因两个电压源之间的环流过大而损坏UPS。为确保UPS系统市电与逆变在切换时不存在环流，需保证市电波形与逆变波形保持相位接近。因此需要一种装置用来检测市电的相位变化，并用于控制逆变器输出电压的相位和频率，使逆变器与市电保持同步运行。

       对于并联系统UPS的锁相可采用两级锁相结构。其中，一级锁相环又称外同步，是指并联系统各UPS跟踪市电相位和频率并进行相互间的相位同步控制，即实现UPS与旁路市电的同步，二级锁相环又称内同步，是指基于各台UPS输出电压的频率及相位跟踪和同步控制，使其实现各台UPS间的同步。两级锁相环都采用了PI调节器，其中，内同步速度较快，精度很高(=us以内)，使其确保了UPS之间的并联环流达到最小。外同步的PI调节器速度较慢，使其确保了旁路和逆变器之间的平滑切换。每级锁相环包括相位误差检测、调节器的调节。以下分别介绍各级锁相环是如何实现的。

       (1)外同步

       两台UPS的输入即市电经比较器电路整形为方波，经过同步母线综合后，将该方波信号送到每台UPS的DSP捕获牢元CAPI引脚，设置上升沿或下降沿捕获，则在方波信号发生相应跳变时迸人捕获1中断读取计数器T2CNT的值作为PI调节器的反馈信号，通过与设定值相比较即可得出相位差，再经PI调节器的运算形成调节量，用于改变T2PR的值，从而使逆变输出跟踪市电基准。

       (2)内同步

       T2计数器作为UPS正弦输出的相位和频率基准，为保证所有UPS之间的同步，所有UPS都利用T2CNT发生一个方波，方波经同步母线综合后，送到所有UPS的CAP2端口，在方波信号发生相应跳变时进入捕获2中断中对T2CNT清零，保证内同步的给定是同步的。

       在正弦中点时对应的中断中读取T2CNT值作为反馈量，与T2PR/2相比较，再经PI调节器运算后得到的调节量用于改变TIPR的值，使逆变输出正弦波和T2计数器同步，从而逆变输出保持同步。

请问pll合成数字调谐收音机、dsp电子数调机指什么啊？什么意思?

       PLL是phase lock loop就是锁相环 可以用锁相环构成数字的乘法器(混频器) 就是将已经调制好的信号中的signal解调出来.

       DSP电子数调机 应该也是利用DSP进行软件调制, 即输入一个signal,一个载波. 用DSP将他们乘起来, 然后输出一个调制信号

卫星导航、雷达、通讯都会用到这项技术！我国数字锁相环小数分频技术发展如何？

       数字锁相环(DPLL)在通信、雷达、卫星导航等关键领域的应用中扮演着重要角色，它能够实现信号相位的高精度跟踪与锁定。其中，小数分频技术是DPLL的核心，能提高频率分辨率、减小相位噪声，从而提升系统性能。

       小数分频技术在数字锁相环中的重要性主要体现在以下几个方面：

       提高频率分辨率：在通信系统中，采用小数分频技术能有效提升频率分辨率，降低相邻信道间干扰，确保信号传输质量。

       降低相位噪声：通过小数分频技术，可以有效降低相位噪声，增强系统性能，对于雷达、卫星等对精度要求极高的应用尤为重要。

       增强系统稳定性：数字锁相环本身就具有强大的抗干扰能力，小数分频技术进一步提升了系统稳定性，确保信号同步的可靠性。

       节约资源：在不增加硬件资源的情况下，小数分频技术可实现更高的频率分辨率，降低系统成本。

       提升系统集成度：数字锁相环小数分频技术有助于简化系统设计，提高系统集成度，实现更高性能。

       我国在数字锁相环小数分频技术的发展现状：

       理论与算法研究：我国学者在数字锁相环小数分频技术的基本理论和算法方面取得显著进展，涉及分数频率合成原理、小数分频算法、数字滤波器设计等。

       电路设计与实现：采用多种技术手段，如数字信号处理(DSP)、现场可编程门阵列(FPGA)、单片微波集成电路(MMIC)，我国研究人员提高小数分频器的性能，特别是在功耗、面积、线性度、稳定性等方面取得显著优势。

       应用研究：小数分频技术在通信、雷达、卫星导航等领域得到广泛应用，如5G通信、卫星通信、相控阵雷达、卫星导航系统等。

       当前面临的主要挑战：

       高端技术差距：与国际领先水平相比，我国在设计、架构和算法等方面仍存在差距，影响国产数字锁相环在高端市场的竞争力。

       研发投入不足：芯片产业的高投入和风险性要求充足的资金支持，但国内企业在技术研发上的投入相对有限。

       原材料与设备依赖：国产数字芯片制造在原材料、设备方面的基础薄弱，高端设备和关键材料进口依赖度高，增加生产成本。

       产业链协同不足：芯片产业需要多环节紧密合作，国内在产业链协同方面仍存在不足，影响整体效率。

       国际竞争压力：全球竞争激烈，国际巨头在数字锁相环领域拥有强大技术实力和市场份额。

       综上所述，中国数字锁相环小数分频技术在理论研究与应用方面取得显著成就，但面临诸多挑战。为了在这一领域取得进一步发展，需要持续创新、加强研发投入、优化产业链协同，同时，面对国际竞争，保持技术领先，满足市场需求。

如何自动调相，使相位差为度？

       ç”¨å¤šçº§LC、RC移相。

       ç”¨ROM和数字模拟转换芯片。

       ç”¨é”ç›¸çŽ¯é›†æˆç”µè·¯ã€‚

       DSP芯片算法实现。

       éƒ½æ˜¯ä¼ ç»Ÿçš„方法。没法创新。